麒麟9000s チップレベル解析

この文章は Hi36a0V120 の解析です。
この記事は Mate60 の発売から 3 日後に書かれ、公開日時は不明です。

総起#

Hi36A0V120、内部コード名はシャーロット（Charlotte）

CPU: TSV120+TSV120+A510
SUB: 自社開発バス
GPU: 馬良 910
NPU: 進化版で、やはり Da Vinci NPU、1b+1l 設計
モデム：名称はないが、Dieshot から PCIe がないことがわかり、基帯は統合型であることが示されている
製造プロセスは Smic7 です。

Decap 分析#

まず、今回は Gugugu から提供された Die を開封します。分解は新しく購入した Mate60Pro からです。

明らかに pop パッケージです。

Top Package は SK Hynix のチップです。
吹き下げて得られました。

Topmark は
Hi36A0
GFCV120
JTFQ3T0V1
2035-CN09
06

DataCode（TOP Marking）解析#

HiSilicon は：海思半導体
Hi36A0 は Hi36 製品ラインを示し、A0 は第 10 世代製品（123-9ABCD…）を示します。
V120 の中の 1 は他のチップでは製品世代を示します（例えばテレビの第一世代 v100、第二世代 v200）。Hi36 シリーズでは Hi3690 のみが V100/V200 を持ち、これはデュアルプランであり、意味は不明です。
2 は設計 GDS バージョンの変更を示し、一般的には量産後に徐々に最適化されます。hi6260v131 などです。
0 は小さな最適化で、他は規則性が見えません。
2035CN は理論的にはパッケージ日付で、09 は工場のパッケージを示します。

X 線で得られた画像は FanOut Package パッケージであることを示しています。

それでは X 線を打ちます。

X Ray#

X 線を打つと明らかに FanOut Package です。

エッジの 3 つの黒い点は Top Package と Bottom Package を相互接続するバンプ点ですが、実物の画像には見られず、同じ層のパッケージにはない可能性があります。後に他のメーカーのフラッシュチップを使用しているかもしれません（再パッケージの時間を節約？）。
また、Bottom Die 内の配線の可能性もあります。

そのエッジでは Die とエッジ IO PHY 引出層の接続ボンディング点が明確に見え、Die サイズを推定することができます。おおよそ 10x10 程度です。

これが X 線画像から見えるデータで、デカップされています。

Decap#

デカッピング

デカップ後の撮影では、

その Diemark は HL 02 20210603 のようで、2021 年 6 月 3 日に製造されたことを示しています。
これは非常に奇妙な数字です。
外部パッケージは 2035CN ですが、内部の実際の製造日付は 20210603 であり、私は topmark の 2035CN は偽装であり、固定されていると考えています。

他の場所では疑わしい Diemark は見つかりませんでした。
今回は以前の Kirin のように Hixxxx Vxxx のバージョン番号を採用していません。
直接は見えません。
製品の具体的なコード / バージョン段階（例えば実際は Hi36A0/Hi36B0？）を判断することはできません。
私はこの製品が全く新しい世代の製品であり、単なる V120 のバージョンステップの進化ではなく、全く新しいものであると考えていますが、私の意見を支持する十分な証拠はありません。

アライメントシステム分析#

そのエッジアライメントシステムでは 3 つの場所が見え、
一部の生産ライン設備が ASML のステッパーであることを証明しています。
そのマークは、スリット測定装置による自動識別スリットマークを通じて示されています。

ラインのスリットマーク（Bar in Bar mark）

AIM スリットマーク

疑わしい Canon アライメントシステム（i-line と KrF）

最も重要なのはこのアライメントシステムです。
この画像では、

規則的な縦のストライプが見え、一組は 9 本、一組は 8 本で、各ストライプ内には 4 本の均等な縦のストライプがあります。

これは非常に明確に、当該チップが使用している最先端の機械のアライメントシステムが
ASML のアテナアライメントシステムであることを示しています。
そのストライプは Versatile Scribeline Primary Mark（VSPM） AH74 に属します。

このアライメントシステムは ASML の設備でのみ使用されます。
AH74 はさらに少なく、1960-2000i に存在します。

製造設備がわかったので、産能と良率を計算できます。

産能分析#

それでは、SMIC には約 2 台の NXT1980di があることがわかっていますが、Huawei には 60% の生産能力が割り当てられ、80% の稼働率で + 40 DUV マスクを計算します。
公式は：550wph x 24h x 60% x80%/40=158.4Wafer です。
この Die は 2021 年 6 月に製造されました。
現在は 2023 年 9 月 1 日です。
より早い Die があるかどうかは不明ですが、これは現在最も早い Die ですので、計算します。

総生産時間は約 822 日で、休業日を除けば 800 日間の生産です。
800x158.4
つまり 126,720Wafer です。

良率分析#

それでは良率を計算します。
内部の情報を確認すると、この Wafer から約 300 枚の Die が切り出されたことがわかります。
Die サイズは 10.7x10.4 で、Yield を求めます。
Dpw です。

D0 は約 0.6 で、0.6-0.55、yield は 53.22% です。
今年の締切まで、良率は約 0.3 に上昇しています。

直線グラフを使って中点を計算し、均等に上昇すると仮定します。

400 日目には、d0=0.45 で 350 Good Die、つまり 61.88% Yield です。

D0=0.3 の時

800 日目には、d0=0.3 で 409 Good Die、つまり 72.28% Yield です。

計算を簡単にするために
中央値は d0=0.45 です。

126720x566x61.88%=44,382,514.176
したがって、推定される数字は Huawei が 4000-4500 万枚の Hi36a0V120 を生産したということです。

Die 標識#

Die の中で、いくつかの点を探します。
例えば F 状のストライプです。

B + 数字、線を引いた領域 / テストポイントです。

IO PHY

この画像では、明らかにエッジのポイントが見えます。

さらに奇妙なシルク印刷があります。
2017 Mora
A？C?E?A?
A 01 0
何か不明ですが、疑わしいです。
20 年 17 週必須？
2017 年必須？

非常に奇妙です。

さらに sa06 の左側には十字対準マークがあります。

金属層の除去#

次は金属層の除去です。

配線が Cu なので、酸洗いを行います。
酸洗いでは廃棄率が発生しますが、今回は運が良く、完璧です。

とても美しいので、次に進みます。

Dieshot Layout#

Hi36A0V120 Layout

明らかに、まず判断できるのは、このチップは Kirin9000 とは異なるものであり、同じ製品ではないということです。
私も Kirin9000 を作成しました。

Hi36a0 25%

比較を行います。

明らかにこの 2 つは同じチップではありません。
Die の形状が異なり、規模はほぼ同じです。
Hi36A0 V100 と Hi36A0V120 は完全に異なり、単なるリブランドや在庫ではありません。
これは完全に証明できます。
Kirin9000s は 9000L/9000e のリブランド構造に類似しておらず、
985/990 の部分設計共用構造にも類似していません。
全く新しい世代であり、同じ部分は存在しません。

抠图 9000

解析が完了しました。

CPU#

まずは CPU の比較です。

cpu Cluster
その CPU Cluster の巨大な面積が見え、前世代と比較して大きな変化がありました。

图层 9

左側は TSMC N5 A77+A77+A55,134
右側は SMIC N7 TSV120+TSV120+A510 134

超大核のサイズ比較です。

图层 4

面積が大きくなりました… かなり大きくなりました。

性能分析は記載しません#

L0 キャッシュなし

アーキテクチャが広すぎて、キャッシュを必要とします。

小核は A510 で、2 組のデュアルコア複合体で 1.53Ghz、最適なスイートスポット周波数では、TSMC プロセスでは 1.4Ghz です。

この世代のバスは、前世代のバスと超大核が性能ライブラリを使用していません。

この世代では超大核のみが性能ライブラリを使用しています。

色の変化は
私はポリ層のトランジスタ密度が反射スペクトルの変化を引き起こしていると考えています。

GPU 解析#

MALIANG910

前世代の Mali G78 Mc24 は材料を積み重ねた典型です。
Mali G78 は Valhall アーキテクチャに基づき、mc24 は 24 コアであることを示しています。
その GPU はコア設計です。
今世代の Maliang は Cu 設計です。
設計規模は前世代よりわずかに縮小されています。
ユニットの区分は以下の通りです。

图层 10

4CU です。
左右の 2 組の ALU コアは各組 128Alus で、合計 2x4x128Alus=1024Alus です。
周波数は最高 750Mhz で、理論性能は 1536Gflops です。
中央には GPU L2 キャッシュがあり、約 1MiByte です。

その GPU の仕様から言えば
一般的な IMG/MALI/Adreno/Rdna/Cuda とは異なります。
私はこれは全く新しい自社開発の GPU だと考えています。

NPU#

NPU

この世代の NPU では
前世代はデュアル大核 + 1 小核 NPU で、各大核には 2 本のベクターがありました。
今世代はシングル大核 + 1 小核 NPU で、大核にはやや長いベクターが 2 本あります。
NPU はマクロの観点から見て、規模は 1 つの大核が縮小されましたが、マイクロアーキテクチャの更新により性能が向上する可能性があります。しかし、コアの規模が縮小されたのは事実であり、他のユニットを配置するためにかなりの面積を節約しました。

ISP#

ISP 7.0

ISP の規模は明らかに前世代の isp6.0 よりも増大しましたが、これら 2 つの ISP の共通のコアを見つけることができます。
中心部には新たにデュアルコアの協処理器が追加された疑いがあります。
理論的な画像処理速度が向上し、今世代の Mate60pro では、ファインダー内で HDR Vivid やズーム時のスムーズな切り替えが可能です。これは ISP の計算能力の向上によるものです。
この ISP は中周波数で動作し、2W で、非常に恐ろしいです。

DSP#

DSP については特に言うことはありません。

dsp
特に目立った点はなく、前世代のデコードと比較しても何かが減ったようです。
面積はわずかに縮小されました。

ベースバンド#

Balong

ベースバンドでは
この世代の設計は以前の Balong 5000 とは完全に異なります。
面積は大幅に縮小されました。

これまで Huawei の 5G ベースバンドは常に 4G+5G の設計であり、中間でデータ転送のためにインターフェースブリッジを使用していました。
一部の外部ベースバンド（例えば 990 4G）は PCIe x8+x16 でデータ転送を行い、外部の Balong 5000 を使用していました。
今世代のモデム設計では、純粋な Balong ベースバンドモデムシステムであり、4G と 5G が統合されており、DSP やモデムが共有され、個別に設計する必要がありません。